SystemVerilog，是一種相當(dāng)新的語言，它建立在Verilog語言的基礎(chǔ)上，是 IEEE 1364 Verilog2001 標(biāo)準(zhǔn)的擴(kuò)展增強(qiáng)，兼容Verilog 2001，并新近成為下一代硬件設(shè)計(jì)和驗(yàn)證的語言。
概述
SystemVerilog結(jié)合了來自 Verilog、vhdl、C++的概念，還有驗(yàn)證平臺(tái)語言和斷言語言，也就是說，它將硬件描述語言（HDL）與現(xiàn)代的高層級(jí)驗(yàn)證語言（HVL）結(jié)合了起來。使其對(duì)于進(jìn)行當(dāng)今高度復(fù)雜的設(shè)計(jì)驗(yàn)證的驗(yàn)證工程師具有相當(dāng)大的吸引力。
這些都使得SystemVerilog在一個(gè)更高的抽象層次上提高了設(shè)計(jì)建模的能力。它主要定位在芯片的實(shí)現(xiàn)和驗(yàn)證流程上。SystemVerilog（SV）擁有芯片設(shè)計(jì)及驗(yàn)證工程師所需的全部結(jié)構(gòu)，它集成了面向?qū)ο缶幊獭?dòng)態(tài)線程和線程間通信等特性，作為一種工業(yè)標(biāo)準(zhǔn)語言，SV全面綜合了RTL設(shè)計(jì)、測(cè)試平臺(tái)、斷言和覆蓋率，為系統(tǒng)級(jí)的設(shè)計(jì)及驗(yàn)證提供強(qiáng)大的支持作用。
SystemVerilog除了作為一種高層次，能進(jìn)行抽象建模的語言被應(yīng)用外，它的另一個(gè)顯著特點(diǎn)是能夠和芯片驗(yàn)證方法學(xué)結(jié)合在一起，即作為實(shí)現(xiàn)方法學(xué)的一種語言工具。使用驗(yàn)證方法學(xué)可以大大增強(qiáng)模塊復(fù)用性、提高芯片開發(fā)效率，縮短開發(fā)周期。芯片驗(yàn)證方法學(xué)中比較著名的有：VMM、OVM、AVM和UVM等。
Systemverilog與SystemC
systemC和SystemVerilog這兩種語言，支持諸如信號(hào)、事件、接口和面向?qū)ο蟮母拍?，但每一種語言又均擁有自己明確的應(yīng)用重點(diǎn)：
●SystemC對(duì)于體系架構(gòu)開發(fā)編寫抽象事務(wù)處理級(jí)（TL）模型、或執(zhí)行建模來說最為有效，特別是對(duì)于具有很強(qiáng)C++實(shí)力的團(tuán)隊(duì)和有基于C/C++ IP 集成要求（如處理器仿真器），以及為早期軟件開發(fā)設(shè)計(jì)的虛擬原型來說，更是如此。
●SystemVerilog對(duì)于RTL、抽象模型和先進(jìn)的驗(yàn)證平臺(tái)的開發(fā)來說最有效率，因?yàn)樗邆淞藞?zhí)行這方面任務(wù)所需的基礎(chǔ)架構(gòu)，例如受限制隨機(jī)激勵(lì)生成、功能覆蓋或斷言。
●SystemVerilog顯然是描述最終的RTL設(shè)計(jì)本身的首選語言，不僅在于其描述真實(shí)硬件和斷言的能力，還在于對(duì)工具支持方面的考慮。
參考資料 >