集成電路版圖（英語：integrated circuit layout）是真實集成電路物理情況的平面幾何形狀描述。它是集成電路設(shè)計中最底層步驟物理設(shè)計的成果，通過布局、布線技術(shù)將邏輯綜合的成果轉(zhuǎn)換成物理版圖文件。這個文件包含了各個硬件單元在芯片上的形狀、面積和位置信息。集成電路版圖完成后，整個集成電路設(shè)計流程基本結(jié)束，隨后半導(dǎo)體加工廠會接收版圖文件，利用具體的半導(dǎo)體器件制造技術(shù)來制造實際的硬件電路。
特征
集成電路版圖是集成電路設(shè)計中最底層步驟物理設(shè)計的成果。物理設(shè)計通過布局、布線技術(shù)將邏輯綜合的成果轉(zhuǎn)換成物理版圖文件。
主要構(gòu)成
版圖文件包含了各硬件單元在芯片上的形狀、面積和位置信息。在版圖圖形中，不同顏色的圖形形狀可以分別代表金屬、二氧化硅或組成集成電路組件的其他半導(dǎo)體層。同時，版圖可以提供導(dǎo)體、隔離層、接觸、通孔、摻雜注入層等方面的信息。
物理驗證
生成的版圖必須經(jīng)過一系列被稱為物理驗證的檢查流程，以確保滿足制造工藝、設(shè)計流程和電路性能三方面帶來的約束條件。物理驗證包括：
- 設(shè)計規(guī)則檢查（DRC）：通常會對寬度、間距、面積等進行檢驗。
- 電路布局驗證（LVS）：將原始電路圖的網(wǎng)表與版圖中提取出來的電路圖的網(wǎng)表進行比較。
- 版圖參數(shù)提取：從生成的版圖中提取關(guān)鍵參數(shù)，例如CMOS的長寬比、耦合電容等，以及電路的邏輯門延遲和連線延遲參數(shù)，從而進行更精確的仿真。
- 電學(xué)規(guī)則檢查：檢查是否存在通路、短路、孤立節(jié)點等情況。
數(shù)據(jù)格式
在所有的驗證完成之后，版圖數(shù)據(jù)會轉(zhuǎn)換到一種在工業(yè)界通用的標準格式，通常是GDSII格式，然后被送到半導(dǎo)體硬件廠商進行制造。這一數(shù)據(jù)傳送過程被稱為下線，這一術(shù)語源于這些數(shù)據(jù)以往是通過磁帶運輸?shù)焦S的。
參考資料 >